• 专利附录
  • 专利说明
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  • 法律状态
  • 优先权
    • 专利摘要:

    公开号:WO1985005223A1
    申请号:PCT/DE1985/000119
    申请日:1985-04-16
    公开日:1985-11-21
    发明作者:Peter Flohrs；Hartmut Michel
    申请人:Robert Bosch Gmbh；
    IPC主号:H01L29-00
    专利说明:
    [0001] Monolithisch integrierte planare Halbleiteranordnung und Verfahren zu deren Herstellung
    [0002] Stand der Technik
    [0003] Die Erfindung geht aus von einer Halbleiteranordnung nach der Gattung des Hauptanspruchs. Aus der DE-OS 32 27 536 ist eine als Darlington-Transistorschaltung ausgebildete Halbleiteranordnung bekannt, bei der die beiden Transistoren in einem gemeinsamen Substrat in Planartechnik monolithisch integriert sind. Das Substrat bildet dabei die Kollektorzonen der beiden Transistoren. Auf der Hauptoberfläche des Substrats befindet sich eine aus Siliziumdioxid be stehende Passivierungsschicht, die diese Hauptoberfläche mit Ausnahme von Kontaktfenstern überdeckt. Die Basis-Kollektor-Übergänge der beiden Transistoren sind durch eine Metallelektrode geschützt, die sich über der Passivierungsschicht befindet und als Deck elektrode bezeichnet werden kann. Diese Halbleiter schaltung besitzt außerdem einen integrierten Spannungsteiler, dessen Abgriff mit der Deckelektrode verbunden ist. Das von der Deckelektrode ausgehende elektrostatische Feld beeinflußt die Durchbruchs- Spannung an den darunter befindlichen pn-übergängen. Durch geeignete Wahl des Spannungsteilers kann eine Einstellung der Durchbruchsspannung vorgenommen werden, die jedoch bei der bekannten Halbleiteranordnung stark temperaturabhängig ist.
    [0004] Vorteile der Erfindung
    [0005] Die erfindungsgemäße Halbleiteranordnung mit den Merkmalen des Hauptanspruchs hat demgegenüber den Vorteil, daß durch die unterschiedliche Dotierung der beiden Teilerwiderstände ein temperaturabhängiges Deckelektrodenpotential erhalten wird. Die Dotierung der beiden Teilerwiderstände erfolgt dabei in der
    [0006] Weise, daß die sich dadurch ergebenden unterschiedlichen Temperaturkoeffizienten eine temperaturabhängige Potentialänderung bewirken, die der temperaturabhängigen Änderung der Durchbruchsspannung ent gegenwirkt. In Abhängigkeit vom jeweiligen Aufbau der Halbleiteranordnung und im Hinblick auf die jeweils gestellten Anforderungen kann die unterschiedliche Dotierung so erfolgen, daß eine weitgehende Temperaturstabilisierung der Durchbruchsspannung er zielt wird. Um nachträglich einen Abgleich des
    [0007] Spannungsteilers zu ermöglichen, können in den Spannungsteiler kurzschließbare Zenerdioden eingebaut sein.
    [0008] Ein Verfahren zur Herstellung der erfindungsgemäßen Halbleiteranordnung ist dadurch gegeben, daß beide Widerstände des Spannungsteilers zunächst aus einem schwach dotierten Halbleitermaterial gebildet werden, daß einer der Widerstände dann mit einer Lackschicht abgedeckt wird, und daß danach durch Ionenimplantation der andere Widerstand mit einer höheren Dotierung versehen wird. Anstelle der für die Maskierung bzw. für die Abdeckung des einen Widerstandes vorgesehenen Lackschicht könnte auch eine Oxid schicht verwendet werden. Versuche haben jedoch ge zeigt, daß der abzudeckende Widerstand in besonders vorteilhafter Weise mittels einer Lackschicht abgedeckt werden kann.
    [0009] Zeichnung
    [0010] Die Erfindung wird nachfolgend anhand der Zeichnungen näher erläutert. Es zeigen:
    [0011] Figur 1 einen Teilschnitt eines pn-Überganges mit einem Spannungsteiler zur Einstellung der Durchbruchsspannung am pn-Übergang,
    [0012] Figur 2 die Durchbruchsspannung am pn-Übergang in Abhängigkeit vom Teilerverhältnis des Spannungsteilers und
    [0013] Figur 3 eine Draufsicht auf eine erfindungsgemäße, als Darlington-Transistörschaltung ausgebildete Halbleiteranordnung mit integriertem Spannungsteiler.
    [0014] Der in Figur 1 dargestellte Schnitt im Bereich eines pn-Überganges ist mit einem Spannungsteiler 1 verbunden, der hier der Übersichtlichkeit wegen als externer Spannungsteiler dargestellt ist. Tatsächlich wird dieser Spannungsteiler 1 jedoch durch zwei Widerstandsstreifen gebildet, wie dies in Figur 3 dargestellt ist.
    [0015] Die dargestellte Halbleiteranordnung besteht im wesentlichen aus einem n--leitenden Substrat 2, in das eine p-leitende Zone 3 eindiffundiert ist. Oberhalb der p-Zone 3 befindet sich eine Metallelektrode 4, die mit dem Minuspol einer Spannungsquelle U und dem ersten Teilerwiderstand R1 des Spannungsteilers 1 verbunden ist. Der zweite Widerstand R2 des Spannungsteilers 1 und der Pluspol der Spannungsquelle U sind mit einer an der Unterseite des Substrates 2 aufgebrachten Metallisierung 5 verbunden. Die am Abgriff 6 des Spannungsteilers 1 auftretende TeilerSpannung liegt an einer Deckelektrode 7 an, die über einer Oxidschicht 8 so aufgebracht ist, daß sie den pn-Übergang und die im Sperrbetrieb auftretenden Raumladungsgebiete überdeckt. Während die Raumladung wegen der gegenüber dem n--Ge biet (Substrat 2) höheren Dotierung nicht weit in das p-Gebiet 3 reicht, wird sie in dem n--Gebiet durch eine eindiffundierte n+-Zone 10 begrenzt. Durch die über der als Isolator dienenden Oxidschicht 8 angebrachten Deckelektrode 7 wird der pn-Übergang 9 so geschützt, daß das Sperrverhalten durch äußere Einflüsse (z.B. Stoffe mit polaren Gruppen, Alkaliionen, Metallflitter usw.) nicht in unerwünschter Weise beeinflußt werden kann.
    [0016] Der dargestellte Schnitt zeigt einen pn-Übergang, der Teil einer Diode oder einer Transistorschaltung sein kann. Die Deckelektrode 7, die als Metallelektrode ausgebildet ist, überlappt ein n+ - Gebiet 10, welches gleichzeitig mit dem oder den Emittern einer Transistorschaltung eindiffundiert wird. Die erreichbare Durchbruchsspannung UBr an dem dargestellten pn-Übergang 9 hängt außer von der Grunddotierung des Siliziums (Substrat 2) wesentlich von der Dicke der aus Siliziumdioxid bestehenden Oxidschicht 8 und dem Potential der Deckelektrode 7 ab.
    [0017] Figur 2 zeigt die Abhängigkeit der Durchbruchsspannung
    [0018] UBr als Funktion des Teilerverhältnisses R1/R1+R2 des Spannungsteilers 1. Dabei ist U1 die Durchbruchsspannung am pn-Übergang 9, die man erhält, wenn die Deck elektrode 7 ohne Zwischenschaltung des Widerstands R1 direkt an die p-Zone 3 angeschlossen ist. Sie ist im vorliegenden Beispiel deutlich kleiner als diejenige Durchbruchsspannung, die ohne Deckelektrode 7 erzielbar ist. Die Durchbruchsspannung U2 erhält man, wenn der Widerstand R2 kurzgeschlossen wird.
    [0019] Mit unterbrochener Linie ist der ansteigende Ast der Durchbruchsspannung eingetragen, wie er sich bei einer höheren Temperatur ergibt. Werden nun die beiden Widerstände R1 und R2 mit unterschiedlichen Temperaturkoeffizienten versehen, so läßt sich die Temperaturabhängigkeit der Durchbruchsspannung kompensieren. Durch unterschiedlich hohe Dotierung kann der Temperaturkoeffizient des ersten Widerstandes R1 beispielsweise 6.10-3/K und der des zweiten Widerstandes R2 8.10-3/K betragen. Für den linken
    [0020] Zweig der in Figur 2 dargestellten Kurve gilt dann:
    [0021] UBr = U1 (R1/R2 + 1)
    [0022] es sei U1 (25°C) = 200 V; R1/R2 (25°C) = 1 und U1 (125° C) = 212 V, damit ist UBr (25º C) = 400 V
    [0023] bei einer Temperatur von 125° C gilt dann:
    [0024] R2 (125° C) = 1,8 . R2 (25° C) R1 (125° C) = 1,6 . R1 (25° C)
    [0025] somit ist UBr (125° C) ≈ 400 V.
    [0026] Durch geeignete Dotierung kann also eine gewünschte Temperaturstabilisierung der Durchbruchsspannung erhalten werden.
    [0027] Das in Figur 3 dargestellte Ausführungsbeispiel zeigt, wie der Spannungsteiler 1 monolithisch integriert werden kann. Der Spannungsteiler 1 besteht aus zwei eindiffundierten langgestreckten p-leitenden Zonen, die die Widerstände R1 und R2 bilden. Dem Spannungsteiler 1 ist ein Sperrstreifen 10 benachbart, der n+-dotiert ist. Dieser Sperrstreifen 10 liegt zwischen dem Spannungsteiler 1 und einer p-Zone 11, die das Basisgebiet zweier Transistoren T1 und T2 bildet. Der Sperrstreifen 10 wirkt einer elektri sehen Verbindung entgegen, die bei Anlegen der Sperrspannung über die Raumladung zwischen dem Teiler 1 und dem pn-Übergang 9 auftreten könnte.
    [0028] Die Begrenzung der Deckelektrode 7 ist durch unter- brochene Linien 12 und 13 eingezeichnet. Ein Kontaktfenster 14, welches den Abgriff 6 des Spannungsteilers 1 bildet, ist mit der Deckelektrode 7 elektrisch verbunden.
    [0029] Die beiden Widerstände R1 und R2 können zunächst aus einem schwach dotierten Halbleitermaterial gebildet werden, wobei der Widerstand R1 zusätzlich mittels Ionenimplantation mit einer höheren Dotierung versehen werden kann. Der Widerstand R2 kann vor An wendung der Ionenimplantation durch eine Lackschicht überdeckt werden.
    [0030] Durch die unterschiedlich hohe Dotierung erhält man für die beiden Widerstände R1, R2 unterschiedliche Temperaturkoeffizienten, die beispielsweise die oben im Zusammenhang mit Figur 2 angegebenen Werte aufweisen können.
    [0031] Der weitere Aufbau der in Figur 3 dargestellten Halbleiteranordnung ist ansich bekannt und wird in der genannten DS-OS 32 27 536 ausführlich beschrieben.
    权利要求:
    Claims Monolithisch integrierte planare Halbleiteranordnung und Verfahren zu deren HerstellungAnsprüche
    1. Monolithisch integrierte, planare Halbleiteranordnung mit wenigstens einem pn-Übergang, der durch das einen bestimmten Leitfähigkeitstyp aufweisende Substrat und eine in das Substrat eindiffundierte Zone entgegengesetzten Leitfähigkeitstyps gebildet ist, mit einer über einer Passivierungsschicht angeordneten Deckelektrode, die die im Sperrbetrieb auftretenden Raumladungsgebiete überdeckt, und mit einem aus einem ersten und einem zweiten inte grierten Widerstand bestehenden Spannungsteiler, der dem pn-Übergang parallel geschaltet und dessen Abgriff mit der Deckelektrode verbunden ist, dadurch gekennzeichnet, daß die beiden widerstände (R1, R2) eine derart unterschiedlich hohe Dotierung und damit bezüglich ihrer Widerstandswerte unterschiedliche Temperaturkoeffizienten aufweisen, daß die an der Deckelektrode (7) anliegende temperaturabhängige Spannung die am pn-Übergang (9) auftretende Durchbruchsspannung (UBr ) weitgehend temperaturstabili siert.
    2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß mit dem Spannungsteiler (1) zusätz liehe Abgleichelemente, wie Zenerdioden oder Kurzschlußbrücken, zum Abgleich der Durchbruchsspannung UBr integriert sind.
    3. Verfahren zur Herstellung einer Halbleiteranordnung gemäß Patentanspruch 1, dadurch gekennzeichnet, daß beide Widerstände (R1, R2) des Spannungsteilers (1) zunächst aus einem schwach dotierten Halbleitermaterial gebildet werden, daß einer der Widerstände (R2) dann mit einer Lackschicht abgedeckt wird, und daß danach durch Ionenimplantation der andere Widerstand (R1) mit einer höheren Dotierung versehen wirr.
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    同族专利:
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    引用文献:
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    法律状态:
    1985-11-21| AK| Designated states|Designated state(s): JP US |
    1985-11-21| AL| Designated countries for regional patents|Designated state(s): AT BE CH DE FR GB IT LU NL SE |
    1985-12-05| WWE| Wipo information: entry into national phase|Ref document number: 1985901970 Country of ref document: EP |
    1986-04-30| WWP| Wipo information: published in national office|Ref document number: 1985901970 Country of ref document: EP |
    1988-07-20| WWG| Wipo information: grant in national office|Ref document number: 1985901970 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    DEP3416404.9||1984-05-04||
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